デジタルエレクトロニクスにおけるラッチの基礎

デジタルエレクトロニクスにおけるラッチの基礎

に デジタルエレクトロニクス 、ラッチは一種の 論理回路 、およびとしても知られています 双安定マルチバイブレータ 。それは2つの安定した状態、すなわちアクティブハイとアクティブローを持っているからです。フィードバックレーンを介してデータを保持することにより、ストレージデバイスのように機能します。装置が起動している限り、1ビットのデータを保存します。イネーブルが宣言されると、即座にラッチは保存されたデータを変更できます。イネーブル信号がアクティブになると、常に入力を試行します。これらの回路の動作は、イネーブル信号がハイまたはローであることに基づいて、2つの状態で実行できます。ラッチ回路がアクティブハイ状態の場合、両方のi / psがローになります。同様に、ラッチ回路がアクティブロー状態の場合、両方のi / psがハイになります。

さまざまな種類のラッチ

ラッチは、SRラッチを含むさまざまなタイプに分類できます。 ゲート付きS-RラッチDラッチ 、ゲート付きDラッチ、JKラッチ、およびTラッチ。




SRラッチ

アン SR(セット/リセット)ラッチ は非同期装置であり、S状態とR入力に応じて制御信号に対して個別に動作します。クロスループ接続の2-NORゲートを使用したSRラッチを以下に示します。これらのラッチは、 NANDゲート ただし、2つの入力は交換されるだけでなく、キャンセルされます。そのため、SRラッチと呼ばれます。



SRラッチ

SRラッチ

ラッチのSラインにハイ入力が与えられると、出力Qがハイになります。フィードバックプロセスでは、S入力がもう一度ローになると、出力Qはハイのままになります。このように、ラッチはメモリデバイスとして機能します。



同様に、ラッチのRラインにハイ入力が与えられると、Q出力がロー(およびQ ’ハイ)になり、ラッチのメモリが効果的にリセットされます。ラッチの両方の入力がローの場合、ラッチは以前のセット状態またはリセット状態に留まります。ザ・ 状態遷移表または真理値表 SRラッチの概要を以下に示します。

S R Q

Q ’

00ラッチ

ラッチ



0

101
101

0

1

10

0

両方の入力が同時にハイになると、問題が発生します。ハイQとローQを同時に生成するように指示されます。これにより、回路に競合状態が発生します。いずれかのフリップフロップが最初に変更することで何かを達成し、他方に応答して宣言します。できれば両方 論理ゲート は等しく、デバイスは無期限のステージで未定義の状態になります。


ゲート付きSRラッチ

場合によっては、ラッチがラッチできる場合とできない場合に注文するのが一般的です。の単純な拡張 SRラッチ に他なりません ゲートSRラッチ 。情報をラッチする前にハイに駆動する必要があるイネーブルラインを提供します。制御ラインが必要ですが、イネーブルパルスの途中でも出力を変更する可能性がある入力のため、ラッチは同期していません。

ゲート付きSRラッチ

ゲート付きSRラッチ

イネーブルの入力が低い場合、ゲートからのo / psも小さくする必要があるため、Q&Q出力は以前の情報にラッチされたままになります。表形式で示されているように、イネーブルi / pがハイの場合、ラッチの位置を変更できます。イネーブルラインが示されているように、ゲート付きSRラッチはSRラッチに向かうプロセスで等しくなります。イネーブルラインがCLK信号である場合もありますが、それは読み取り/書き込みストローブです。

CLK

S R

Q(t + 1)

0

バツバツQ(t)(変更なし)
100

Q(t)(変更なし)

1

010
110

1

1

11

バツ

Dラッチ

データラッチは、ゲートSRラッチへの簡単な拡張であり、許容できない入力状態の可能性を排除します。ゲートSRラッチを使用すると、SまたはRの入力を使用せずに出力を固定できるため、反対のドライバーで両方の入力を駆動することにより、一方のi / psを排除できます。 1つの入力を削除し、自動的に残りの入力の反対にします。

Dラッチ

Dラッチ

Dラッチは、イネーブルラインがハイのときにDの入力を出力します。それ以外の場合、出力は、イネーブル入力が最後にハイになったときのD入力が何であれです。これが、透明ラッチとして知られている理由です。 Enableが指定されている場合、ラッチは透過的と呼ばれ、存在しない場合は信号がまっすぐに拡散します。

IS

D Q Q ’

0

0ラッチ

ラッチ

0

1ラッチ

ラッチ

1

001
111

0

ゲート付きDラッチ

ゲート付きDラッチ はゲートSRラッチを変更するだけで設計され、ゲートSRラッチの唯一の変更は、入力Rを反転Sに変更する必要があることです。ゲートラッチは、NORを使用してSRラッチから形成することはできません。

ゲート付きDラッチ

ゲート付きDラッチ

CLKがハイの場合は常に、o / pはDの入力にあるものをラッチします。同様に、CLKがローの場合、最後のイネーブルハイのD i / pが出力になります。

CLK

D Q(t + 1)
0バツ

Q(t)

1

00
11

1

両方の入力に提供するためにD入力のみが逆になっているため、ラッチの回路はレース状態をまったく経験しません。したがって、同様の入力状態になる可能性はありません。したがって、Dラッチの回路はいくつかの回路で安全に使用できます。

JKラッチ

両方 JKラッチ 、およびRSラッチも同様です。このラッチは、次の論理ゲート図に示されている2つの入力、つまりJとKで構成されています。このタイプのラッチでは、不明確な状態がここで削除されています。 JKラッチ入力がハイの場合、出力はトグルされます。ここで観察できる唯一の違いは、入力に対する出力フィードバックです。これは、RSラッチには存在しません。

JKラッチ

JKラッチ

Tラッチ

ザ・ Tラッチ JKラッチ入力が短絡されているときはいつでも形成できます。ラッチの入力がハイの場合、Tラッチの機能は次のようになり、出力が切り替わります。

Tラッチ

Tラッチ

ラッチの利点

ザ・ ラッチの利点 以下のものが含まれます。

  • と比較すると、ラッチの設計は非常に柔軟です。 FF(フリップフロップ)
  • ラッチはより少ない電力を使用します。
  • 高速回路の設計におけるラッチの性能は、これらが設計内で非同期であり、CLK信号を必要としないため、迅速です。
  • ラッチの形状は非常に小さく、占有面積も少なくて済みます。
  • ラッチベースの回路の動作が設定時間内に終了しない場合、他の回路から必要な時間を借りて動作を完了します
  • ラッチとは対照的に、ラッチは積極的なクロッキングを提供します フリップフロップ回路

ラッチのデメリット

ザ・ ラッチの欠点 以下のものが含まれます。

  • 競合状態に影響を与える可能性があるため、これらはあまり期待されていません。
  • ラッチがレベルセンシティブである場合、準安定状態になる可能性があります。
  • レベルセンシティブな特性のため、回路の分析は困難です。
  • 追加のCADプログラムを使用して回路をテストできます

ラッチの適用

ザ・ ラッチのアプリケーション 以下のものが含まれます。

  • 一般に、ラッチは2進数をエンコードするビットの状態を維持するために使用されます
  • ラッチは、データストレージだけでなくコンピューティングでも広く使用されているシングルビットストレージ要素です。
  • ラッチは、パワーゲーティングやクロックなどの回路でストレージデバイスとして使用されます。
  • Dラッチは、入力ポートや出力ポートなどの非同期システムに適用できます。
  • データラッチは、トランジットカウントを減らすために同期2相システムで使用されます。

したがって、これはすべてラッチの概要に関するものです。これらはの構成要素です 順序回路 。これの設計は、論理ゲートを使用して行うことができます。その動作は主にイネーブル機能の入力に依存します。ここにあなたへの質問があります、 ラッチの2つの動作状態は何ですか?